About: Tanguy Risset

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About: Tanguy Risset Goto Sponge NotDistinct Permalink

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Attributes	Values
type	Person
sameAs	Risset, Tanguy (1966-....) Risset, Tanguy (1966-....) Risset, Tanguy (1966-....) Risset, Tanguy (1966-....)
Life Event	http://www.idref.fr/117491136/birth
preferred label	Risset, Tanguy (1966-....)
name	Tanguy Risset
dbpedia-owl:citizenship	http://sws.geonames.org/3017382/
Language	http://lexvo.org/id/iso639-3/fra
isni:identifierValid	0000000359207199
Given name	Tanguy
familyName	Risset
note	Titulaire du Doctorat en Sciences (Lyon 1, 1994) Co-directeur de thèses préparées au laboratoire Centre d'Innovation en Télécommunications et Intégration de services (CITI) et soutenues à l’INSA Lyon en 2019 et en 2021 Professeur des universités en informatique à CITI - INSA Lyon (en 2007) Directeur de thèses préparées au laboratoire Centre d'Innovation en Télécommunications et Intégration de services (CITI) et soutenues à l’INSA Lyon en 2024
gender	male
ORCID iD	0000-0001-9758-4900
Scopus ID	56000022600
is sameAs of	Risset, Tanguy (1966-....) Risset, Tanguy (1966-....)
is Thesis advisor of	http://www.sudoc.fr/159291712/id http://www.sudoc.fr/161596193/id http://www.sudoc.fr/187233659/id http://www.sudoc.fr/117492485/id Analyses statistiques des communications sur puce http://www.sudoc.fr/156214954/id http://www.sudoc.fr/155676393/id Machine virtuelle pour la radio logicielle http://www.sudoc.fr/241384737/id Operating system dedicated to NVRAM-based low power embedded systems Compilation d'applications flot de données paramétriques pour MPSoC dédiés à la radio logicielle Une infrastructure flexible de collecte et de traitement de données d'un réseau de capteurs urbain mutualisé Optimisation de chaînes de traitement de signaux numériques radiofréquences et application à une cascade de filtres http://www.sudoc.fr/241527058/id Étude de relais multi-mode sous contrainte d'énergie dans un contexte de radio logicielle Reliable and time-constrained communication in wireless sensor networks http://www.sudoc.fr/242859178/id http://www.sudoc.fr/247979201/id http://www.sudoc.fr/258486899/id http://www.sudoc.fr/245421173/id http://www.sudoc.fr/246982586/id http://www.sudoc.fr/249005891/id http://www.sudoc.fr/249597519/id Gestion de la mémoire dynamique pour les systèmes embarqués avec mémoire hétérogène http://www.sudoc.fr/258498617/id http://www.sudoc.fr/242856977/id Compilation of real-time audio DSP on FPGA http://www.sudoc.fr/284429929/id http://www.sudoc.fr/284325708/id
is Praeses of	http://www.sudoc.fr/197743641/id http://www.sudoc.fr/185346774/id http://www.sudoc.fr/223342475/id http://www.sudoc.fr/189519711/id http://www.sudoc.fr/224127896/id http://www.sudoc.fr/26071514X/id http://www.sudoc.fr/263047474/id http://www.sudoc.fr/268882916/id http://www.sudoc.fr/259796069/id http://www.sudoc.fr/233225005/id http://www.sudoc.fr/284383988/id
is Author of	Parallélisation automatique, du modèle systolique à la compilation des nids de boucles http://www.sudoc.fr/187441065/id http://www.sudoc.fr/12633997X/id Synthesizing systolic algorithms: some recent developments Synthesis of processor arrays for the algebraic path problem: unifying old results and deriving new architectures Cycle Accurate Simulation Model Generation for SoC Prototyping A Generic Multi-Phase On-Chip Traffic Generation environment Reference manual of the Bouclettes parallelizer High-Level Synthesis of Loops Using the Polyhedral Model Hardware synthesis for systems of recurrence equations with multidimensional schedule Efficient on-chip communications for data-flow IPs Analysis and Synthesis of Cycle-Accurate On-Chip Traffic with Long-Range Dependence https://hal.archives-ouvertes.fr/hal-04714563#id Formation par projet et opportunité d'accès à distance à des ressources pédagogiques Une approche itérative pour l'allocation des tâches sur réseaux réguliers Intermittent Computing with Peripherals, Formally Verified A New Compilation Flow for Software-Defined Radio Applications on Heterogeneous MPSoCs http://www.sudoc.fr/099310074/id http://www.sudoc.fr/099309084/id http://hub.abes.fr/edp/periodical/j3ea/2014/volume_13/issue_2014/j3ea140005/w Designing parallel programs and integrated circuits Structured Scheduling of Recurrence Equations Resource-constrained scheduling of partitioned algorithms on processor arrays CorteXlab: A Cognitive Radio Testbed for Reproducible Experiments Resource-constrained scheduling of partitioned algorithms on processor arrays A reindexing based approach towards mapping of DAG with affine schedules onto parallel embedded systems Reliable and Reproducible Radio Experiments in FIT/CorteXlab SDR testbed: Initial Findings A Formal Model of Interrupt-based Checkpointing with Peripherals Long-Range Dependence and On-chip Processor traffic Long-Range Dependence and On-chip Processor Traffic Mixed Hardware and Software Embedded Signal Processing Methods for in-situ Analysis of Cardiac Activity https://hal.archives-ouvertes.fr/hal-04714557#id Synthesis of Data-Flow Interfaces for Regular Parallel Programs Making Frugal Spatial Audio Systems Using Field-Programmable Gate Arrays Uniform but non-local DAGs: a trade-off between pure systolic and SIMD solutions Reference Manual of the Bouclettes Parallelizer Resource-constrained Scheduling of Partitioned Algorithms on Processor Array. Automatic phase detection for stochastic on-chip traffic generation

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