About: Version tolérante aux fautes d'une machine parallèle asynchrone à réduction de graphes

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About: Version tolérante aux fautes d'une machine parallèle asynchrone à réduction de graphes Goto Sponge NotDistinct Permalink

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Attributes	Values
type	frbr:Work rdac:C10001
Thesis advisor	Lécussan, Bernard
Author	Berti Contessa, Alessandro (1938-....)
alternative label	A fault tolerant version of a parallel, asynchronous, graph reduction machine
dc:subject	Thèses et écrits académiques Architecture des ordinateurs Parallélisme (informatique) Tolérance aux fautes (ingénierie) Programmation fonctionnelle (informatique) Multiprocesseurs Données -- Récupération (informatique) Réseaux électriques d'interconnexion
preferred label	Version tolérante aux fautes d'une machine parallèle asynchrone à réduction de graphes
Language	http://lexvo.org/id/iso639-3/fra
Subject	http://www.idref.fr/027914194/id http://www.idref.fr/02787656X/id http://www.idref.fr/027253139/id http://www.idref.fr/034592040/id http://www.idref.fr/027242560/id http://www.idref.fr/030510821/id http://www.idref.fr/027269787/id http://www.idref.fr/032215215/id
dc:title	Version tolérante aux fautes d'une machine parallèle asynchrone à réduction de graphes
Degree granting institution	École nationale supérieure de l'aéronautique et de l'espace (Toulouse ; 1972-2007)
note	Le problème de la tolérance aux fautes et du recouvrement d'erreur est abordé pour le multiprocesseur parallèle \"MaRS\" (Machine à Réduction Symbolique). Ce système à contrôle décentralisé utilise une communication asynchrone et différée entre des processus coopérants fortement couplés. La machine, qui calcule une expression fonctionnelle par des réécritures successives de son graphe-programme, est constituée de Processeurs de Mémoire et de Processeurs de Réduction interconnectés par un réseau \"Omega\" de Processeurs de Communication. On propose des mesures de détection de fautes des processeurs et de confinement des erreurs résultantes. Ceci permet un recouvrement d'erreur par reprise : on ramène à un état \"non-réduit\" les nœuds du graphe qui étaient \"en réduction\" au moment de l'erreur détectée. En plus, on indique des techniques de masquage de faute / erreur pour les cas où les erreurs sont détectables sans perte d'information. Les fautes simples et multiples des processeurs de communication sont traitées par des mécanismes de reroutage, applicables quand le réseau survivant conserve une Accessibilité Dynamique Pleine. Les combinaisons possibles de mesures, mécanismes et autres techniques déﬁnissent un certain nombre de conﬁgurations tolérantes aux fautes pour la machine, parmi lesquelles on en choisit deux comme les plus représentatives. Finalement, on propose des directives pour une évaluation des configurations choisies, faite en termes de coût et performance rélatifs.
dc:type	Text
http://iflastandar...bd/elements/P1001	http://iflastandards.info/ns/isbd/terms/contentform/T1009
rdaw:P10219	1988
has content type	http://rdaregistry.info/termList/RDAContentType/1020
is primary topic of	http://www.idref.fr/208271813
is rdam:P30135 of	http://www.sudoc.fr/126403716/id http://www.sudoc.fr/043803490/id

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