"Autotest int\u00E9gr\u00E9" . . . . "2010" . . "Le travail de cette th\u00E8se est \u00E0 l'interface des domaines de la recherche op\u00E9rationnelle et de la micro-\u00E9lectronique. Il traite de l'utilisation des techniques d'optimisation combinatoire pour la DFT (Design For Test) des Circuits Int\u00E9gr\u00E9s (CI). Avec la croissance rapide et la complexit\u00E9 des CI actuels, la qualit\u00E9 ainsi que le co\u00FBt du test sont devenus des param\u00E8tres importants dans l'industrie des semi-conducteurs. Afin de s'assurer du bon fonctionnement du CI, l'\u00E9tape de test est plus que jamais une \u00E9tape essentielle et d\u00E9licate dans le processus de fabrication d'un CI. Pour r\u00E9pondre aux exigences du march\u00E9, le test doit \u00EAtre rapide et efficace dans la r\u00E9v\u00E9lation d'\u00E9ventuels d\u00E9fauts. Pour cela, il devient incontournable d'appr\u00E9hender la phase de test d\u00E8s les \u00E9tapes de conception du CI. Dans ce contexte, la conception testable plus connue sous l'appellation DFT vise \u00E0 am\u00E9liorer la testabilit\u00E9 des CI. Plusieurs probl\u00E8mes d'optimisation et d'aide \u00E0 la d\u00E9cision d\u00E9coulent de la micro-\u00E9lectronique. La plupart de ces travaux traitent des probl\u00E8mes d'optimisation combinatoire pour le placement et routage des circuits. Nos travaux de recherche sont \u00E0 un niveau de conception plus amont, la DFT en pr\u00E9synth\u00E8se au niveau transfert de registres ou RTL (Register Transfer Level). Cette th\u00E8se se d\u00E9coupe en trois parties. Dans la premi\u00E8re partie nous introduisons les notions de bases de recherche op\u00E9rationnelle, de conception et de test des CI. La d\u00E9marche suivie ainsi que les outils de r\u00E9solution utilis\u00E9s dans le reste du document sont pr\u00E9sent\u00E9s dans cette partie. Dans la deuxi\u00E8me partie, nous nous int\u00E9ressons au probl\u00E8me de l'optimisation de l'insertion des cha\u00EEne s de scan. A l'heure actuelle, le \\\"scan interne\\\" est une des techniques d'am\u00E9lioration de testabilit\u00E9 ou de DFT les plus largement adopt\u00E9es pour les circuits int\u00E9gr\u00E9s num\u00E9riques. Il s'agit de cha\u00EEner les \u00E9l\u00E9ments m\u00E9moires ou bascules du circuit de sorte \u00E0 former des cha\u00EEnes de scan qui seront consid\u00E9r\u00E9es pendant la phase de test comme points de contr\u00F4le et d'observation de la logique interne du circuit. L'objectif de notre travail est de d\u00E9velopper des algorithmes permettant de g\u00E9n\u00E9rer pour un CI donn\u00E9 et d\u00E8s le niveau RTL des cha\u00EEnes de scan optimales en termes de surface, de temps de test et de consommation en puissance, tout en respectant des crit\u00E8res de performance purement fonctionnels. Ce probl\u00E8me a \u00E9t\u00E9 mod\u00E9lis\u00E9 comme la recherche de plus courtes cha\u00EEnes dans un graphe pond\u00E9r\u00E9. Les m\u00E9thodes de r\u00E9solution utilis\u00E9es sont bas\u00E9es sur la recherche de cha\u00EEnes hamiltoniennes de longueur minimale. Ces travaux ont \u00E9t\u00E9 r\u00E9alis\u00E9s en collaboration avec la start-up DeFacTo Technologies. La troisi\u00E8me partie s'int\u00E9resse au probl\u00E8me de partage de blocs BIST (Built In Self Test) pour le test des m\u00E9moires. Le probl\u00E8me peut \u00EAtre formul\u00E9 de la fa\u00E7on suivante : \u00E9tant donn\u00E9es des m\u00E9moires de diff\u00E9rents types et tailles, ainsi que des r\u00E8gles de partage des colliers en s\u00E9rie et en parall\u00E8le, il s'agit d'identifier des solutions au probl\u00E8me en associant \u00E0 chaque m\u00E9moire un collier. La solution obtenue doit minimiser \u00E0 la fois la surface, la consommation en puissance et le temps de test du CI. Pour r\u00E9soudre ce probl\u00E8me, nous avons con\u00E7u un prototype nomm\u00E9 Memory BIST Optimizer (MBO). Il est constitu\u00E9 de deux phases de r\u00E9solution et d'une phase de validation. La premi\u00E8re phase consiste \u00E0 cr\u00E9er des groupes de compatibilit\u00E9 de m\u00E9moires en tenant compte des r\u00E8gles de partage et d'abstraction des technologies utilis\u00E9es. La deuxi\u00E8me phase utilise les algorithmes g\u00E9n\u00E9tiques pour l'optimisation multi-objectifs afin d'obtenir un ensemble de solutions non domin\u00E9es. Enfin, la validation permet de v\u00E9rifier que la solution fournie est valide. De plus, elle affiche l'ensemble des solutions \u00E0 travers une interface graphique ou textuelle. Cela permet \u00E0 l'utilisateur de choisir la solution qui lui correspond le mieux. Actuellement, l'outil MBO est int\u00E9gr\u00E9 dans un flot d'outils \u00E0 ST-microelectronics pour une utilisation par ses clients." . . "This thesis is a research contribution interfacing operations research and microelectronics. It considers the use of combinatorial optimization techniques for DFT (Design For Test) of Integrated Circuits (IC). With the growing complexity of current IC both quality and cost during manufacturing testing have become important parameters in the semiconductor industry. To ensure proper functioning of the IC, the testing step is more than ever a crucial and difficult step in the overall IC manufacturing process. To answer market requirements, chip testing should be fast and effective in uncovering defects. For this, it becomes essential to apprehend the test phase from the design steps of IC. In this context, DFT techniques and methodologies aim at improving the testability of IC. In previous research works, several problems of optimization and decision making were derived from the micro- electronics domain. Most of previous research contributions dealt with problems of combinatorial optimization for placement and routing during IC design. In this thesis, a higher design level is considered where the DFT problem is analyzed at the Register Transfer Level (RTL) before the logic synthesis process starts. This thesis is structured into three parts. In the first part, preliminaries and basic concepts of operations research, IC design and manufacturing are introduced. Next, both our approach and the solution tools which are used in the rest of this work are presented. In the second part, the problem of optimizing the insertion of scan chains is considered. Currently, \\\" internal scan\\\" is a widely adopted DFT technique for sequential digital designs where the design flip-flops are connected into a daisy chain manner with a full controllability and observability from primary inputs and outputs. In this part of the research work, different algorithms are developed to provide an automated and optimal solution during the generation of an RTL scan architecture where several parameters are considered: area, test time and power consumption in full compliance with functional performance. This problem has been modelled as the search for short chains in a weighted graph. The solution methods used are based on finding minimal length Hamiltonian chains. This work was accomplished in collaboration with DeFacTo Technologies, an EDA start-up close to Grenoble. The third part deals with the problem of sharing BIST (Built In Self Test) blocks for testing memories. The problem can be formulated as follows: given the memories with various types and sizes, and sharing rules for series and parallel wrappers, we have to identify solutions to the problem by associating a wrapper with each memory. The solution should minimize the surface, the power consumption and test time of IC. To solve this problem, we designed a prototype called Memory BIST Optimizer (MBO). It consists of two steps of resolution and a validation phase. The first step creates groups of compatibility in accordance with the rules of abstraction and sharing that depend on technologies. The second phase uses genetic algorithms for multi-objective optimization in order to obtain a set of non dominated solutions. Finally, the validation verifies that the solution provided is valid. In addition, it displays all solutions through a graphical or textual interface. This allows the user to choose the solution that fits best. The tool MBO is currently integrated into an industrial flow within ST-microelectronics." . . "Text" . . . "Testable conception" . . "Recherche op\u00E9rationnelle" . "Scan RTL" . "Circuits int\u00E9gr\u00E9s" . "Circuits int\u00E9gr\u00E9s -- Conception assist\u00E9e par ordinateur" . . . "Discrete optimization" . "Th\u00E8ses et \u00E9crits acad\u00E9miques" . . . "Operational research" . "BIST memory" . . "Conception testable" . "Optimisation discr\u00E8te" . . . "BIST m\u00E9moire" . . "Recherche op\u00E9rationnelle et optimisation pour la conception testable de circuits int\u00E9gr\u00E9s complexes" . . . "Recherche op\u00E9rationnelle et optimisation pour la conception testable de circuits int\u00E9gr\u00E9s complexes" . . . .